Edgecore AIS800-64D, UfiSpace S9321-64E et S9321-64EO : même silicon, même image OcNOS-DC, trois voies d'approvisionnement. Spécifications, règles de décision et surface fonctionnelle OcNOS-DC pour les ingénieurs choisissant un switch Tomahawk 5.
Deux conceptions matérielles, quatre SKU. Les quatre sont livrés avec ONIE préchargé et exécutent la même image OcNOS-DC. Les différences portent sur le format (QSFP-DD ou OSFP), le branding (SKU AI-fabric ou SKU general-DC) et l'écosystème d'optiques autour duquel le déploiement est conçu. Chaque carte renvoie à la datasheet complète du fournisseur (PDF, hébergé localement).
Fabric IA pour cluster GPU. Châssis Edgecore DCS560 avec le cadrage du SKU AI-fabric.
Flux IA/ML volumineux et à faible entropie. UfiSpace commercialise le 64E pour le trafic à dominante AllReduce, où le routage adaptatif TH5 constitue le cœur de la conception.
Modules cohérents 800G ZR/ZR+ ou autres classes de modules à puissance supérieure. Le format OSFP du 64E : à choisir lorsque les optiques dictent le choix de la cage.
The BCM78900 est un die monolithique 5 nm unique offrant 51,2 Tbps de capacité de commutation, alimentant 64 ports de 800GbE, 128 de 400G ou 256 de 200G nativement. C'était le premier circuit intégré de commutation marchand 5 nm de Broadcom et le premier produit au monde à prendre en charge le 800GbE au niveau de la cage. 512 voies SerDes fonctionnant en 100G PAM4: le même nombre de lanes que le Tomahawk 4, le double de débit par lane.
Au-delà de la capacité brute, trois choix architecturaux ont fait du TH5 le silicon sous la plupart des fabrics IA de production : un architecture à buffer partagé qui absorbe matériellement les micro-bursts des opérations collectives xCCL (NCCL / RCCL / oneCCL) Routage cognitif (DLB) qui réaffecte les elephant flows dans l'ASIC, et un headroom thermique de 5 nm qui permet aux cages QSFP-DD800 de 30 W de fonctionner sans refroidissement actif par port.
Spécifications vérifiables au regard des données publiques de Broadcom Page produit BCM78900.
Le chiffre phare attire la presse. Ce sont ces quatre choix d'ingénierie qui intéressent réellement les architectes de fabric IA.
TH5 dispose des mêmes 512 lignes SerDes que TH4, mais les fait fonctionner en 100G PAM4 au lieu de 50G. Le doublement du débit provient de l'accélération de l'infrastructure existante, et non de son extension.
100G PAM4 · 106 GbpsPools de mémoire de paquets partagés sur les 64 ports, non répartis par port. Les micro-bursts xCCL AllReduce sur un port s'absorbent dans le pool global du fabric au lieu de déclencher du tail-drop. La raison en une ligne pour laquelle le TH5 s'impose sur RoCEv2.
Shared-buffer · RDMA-tunedLe Cognitive Routing de Broadcom détecte les chemins congestionnés et réaffecte les elephant flows dans l'ASIC : pas d'aller-retour vers un contrôleur, pas de rehachage ECMP. OcNOS-DC l'active sous le nom de DLB Reactive-Path Rebalance.
DLB · flowlet de 64 µsLe premier circuit de commutation marchand en 5 nm. C'est la réduction du procédé de gravure qui a rendu possibles 30 W par cage QSFP-DD800 sans refroidissement actif par port, y compris pour l'optique 800G haute puissance et le breakout 8×100G.
TSMC N5 · 30 W/portPositionnement honnête : le TH4 (25.6 Tbps · 64×400G · 7 nm) reste excellent pour les clusters bâtis autour de NIC 400G. Le TH5 justifie sa place en rack lorsque le 800G par port et les primitives AI-fabric comptent l'un comme l'autre.
Doublé pour la même empreinte en rack. Même 2RU, même classe d'enveloppe de puissance.
Même radix 64 ports sur les plateformes IPI réelles (AS9736-64D → AIS800-64D / S9321). La bande passante par port double, chaque étage Clos transporte donc le double de trafic.
Premier circuit de switch marchand en 5 nm. Marge thermique pour 30 W/port sans refroidissement actif.
Les mêmes 512 voies, deux fois la vitesse. Le doublement du débit est venu de l'infrastructure existante.
Le Tomahawk 5 dispose du matériel. Le rôle du NOS est de l'exposer, aux opérateurs, aux pipelines de télémétrie, à l'ordonnanceur de cluster, sans les forcer à des acrobaties en CLI autour de celui-ci. OcNOS-DC livre ces primitives comme des objets configurables de premier ordre, avec un état modélisé en YANG.
OcNOS-DC livre PFC + ETS + Dynamic ECN préréglés pour les patterns collectifs xCCL. La latence de queue reste bornée sous les micro-bursts AllReduce qui font tomber les fabrics NOS communautaires. Le pool de buffer partagé du TH5 absorbe le trafic synchronisé many-to-one qui ferait du tail-drop sur des chips à buffers partitionnés.
Les collisions de hash ECMP sous l'effet des elephant flows sont le fléau de la fabric IA. OcNOS-DC active le flowlet rebinding du Cognitive Routing du TH5 pour que le trafic AllReduce se répartisse automatiquement sur chaque chemin de spine.
Détecte les cycles de file en pause avant qu'ils ne bloquent les tâches d'entraînement. Récupération automatique sans intervention de l'opérateur.
Profondeur de buffer, marquages ECN, compteurs de pauses PFC : chaque seuil est un bouton, chaque compteur un chemin de capteur. S'intègre à Prometheus, Grafana, OTel.
Le spine TH5 est aussi un véritable routeur. Pile Layer 3 complète de niveau opérateur sur le même silicon : exploitez le fabric IA comme le reste de votre réseau, et non comme une boîte noire.
Routage Layer 3 · L1/L2 · primitives de fabric IA/ML · Multicast · QoS · Sécurité · Matériel · Management. Chaque entrée est vérifiable par plateforme sur la matrice publique.
Mettez en service un spine TH5 dans le rack avec du provisioning zero-touch. Diffusez chaque compteur vers votre stack d'observabilité. Ajustez chaque seuil via une configuration modélisée en YANG. Aucun script de liaison.
Même die TH5, même image OcNOS-DC, trois formulations différentes d'une même question d'architecture : comment faire évoluer le trafic est-ouest lossless sans verrouiller toute la pile sur un seul fournisseur ?
« Nous avons besoin de 800G vers le leaf, de RoCEv2 lossless et d'une tail latency qui n'explose pas sous l'AllReduce. Le verrouillage à fournisseur unique n'est pas envisageable. »
Spines TH5 64×800G, RoCEv2 avec DCQCN optimisé pour xCCL, rebinding DLB sub-milliseconde, watchdog anti-deadlock PFC. Même radix de 64 ports que TH4, mais chaque port de spine transporte 800G, divisant par deux le câblage spine-leaf pour une même bande passante agrégée du fabric.
SKU DC · AI Fabric« Nos clients choisissent le GPU. Nous ne pouvons pas lier la BoM de notre fabric à leur choix de NIC. Il nous faut un switch que nous puissions acheter auprès de deux fournisseurs au minimum. »
Quatre SKU TH5 validés OcNOS chez deux fournisseurs (Edgecore, UfiSpace). Isolation de tenants VRF-Lite, télémétrie gNMI par tenant, segmentation EVPN-VXLAN. Une seule image NOS, du matériel multi-fournisseurs.
DC · Multi-Tenant« Nous avons une fabric TH4 en production. Le prochain cluster d'entraînement nécessite des NIC 800G. Nous ne voulons pas reconcevoir toute la couche NOS pour faire évoluer le silicon. »
La même image OcNOS-DC s'exécute sur les plateformes TH3, TH4 et TH5. Une mise à niveau en brownfield préserve l'intégrité des configurations, de l'automatisation et des pipelines gNMI. Le profil de fabric UEC 1.0 est déjà aligné pour la prochaine génération de NIC.
DC · UEC-ReadySession d'architecture de 30 minutes avec un architecte réseau OcNOS. Apportez votre nombre de GPU, votre vitesse de NIC et votre préférence de tier, et repartez avec une BoM dimensionnée couvrant les quatre SKUs TH5.