Edgecore AIS800-64D, UfiSpace S9321-64E y S9321-64EO: el mismo silicio, la misma imagen de OcNOS-DC, tres rutas de adquisición. Especificaciones, reglas de decisión y la superficie de funciones de OcNOS-DC para los ingenieros que eligen un switch Tomahawk 5.
Dos diseños de hardware, cuatro SKU. Los cuatro se entregan con ONIE precargado y ejecutan la misma imagen de OcNOS-DC. Las diferencias son el factor de forma (QSFP-DD frente a OSFP), la marca (SKU de AI-fabric frente a SKU general de DC) y en torno a qué ecosistema de óptica se construye el despliegue. Cada tarjeta enlaza con la hoja de datos completa del fabricante (PDF, alojado localmente).
Fabric de IA para clúster de GPU. Chasis Edgecore DCS560 con el enfoque del SKU de fabric de IA.
Flujos de AI/ML grandes y de baja entropía. UfiSpace comercializa el 64E para tráfico dominado por AllReduce, donde el enrutamiento adaptativo de TH5 es el centro del diseño.
800G ZR/ZR+ coherente u otras clases de módulos de mayor potencia. El factor de forma OSFP del 64E: elíjalo cuando las ópticas determinen la elección de la jaula.
The BCM78900 es un único die monolítico de 5 nm que ofrece 51.2 Tbps de capacidad de conmutación, alimentando 64 puertos de 800GbE, 128 de 400G o 256 de 200G de forma nativa. Fue el primer IC de conmutación merchant de 5 nm de Broadcom y el primer producto en cualquier lugar en admitir 800GbE en la jaula. 512 carriles SerDes a 100G PAM4: el mismo conteo de lanes que el Tomahawk 4, el doble de velocidad por lane.
Más allá de la capacidad bruta, tres decisiones arquitectónicas convirtieron al TH5 en el silicio bajo la mayoría de las redes de IA en producción: un arquitectura de búfer compartido que absorbe en hardware los micro-bursts de los colectivos xCCL (NCCL / RCCL / oneCCL) Enrutamiento cognitivo (DLB) que reasigna flujos elefante en el ASIC, y holgura térmica de 5 nm que permite operar jaulas QSFP-DD800 de 30 W sin refrigeración activa por puerto.
Especificaciones verificables frente a la documentación pública de Broadcom Página de producto BCM78900.
La cifra principal acapara la prensa. Estas cuatro decisiones de ingeniería son lo que realmente les importa a los arquitectos de fabric de IA.
TH5 incorpora los mismos 512 carriles SerDes que TH4, ejecutándolos a 100G PAM4 en lugar de 50G. La duplicación del rendimiento provino de acelerar la infraestructura existente, no de añadirle más.
100G PAM4 · 106 GbpsPools de memoria de paquetes compartidos en los 64 puertos, no divididos por puerto. Los micro-bursts xCCL AllReduce en un puerto se absorben en el pool global del fabric en lugar de provocar tail-drop. La razón en una línea por la que el TH5 gana en RoCEv2.
Shared-buffer · RDMA-tunedEl Cognitive Routing de Broadcom detecta las rutas congestionadas y revincula los flujos elefante en el ASIC: sin ida y vuelta al controlador, sin rehashing de ECMP. OcNOS-DC lo activa como DLB Reactive-Path Rebalance.
DLB · flowlet de 64 µsEl primer IC de switch merchant de 5 nm. La reducción de proceso es lo que hizo factibles los 30 W por jaula QSFP-DD800 sin refrigeración activa por puerto, incluyendo óptica de 800G de alta potencia y breakout de 8×100G.
TSMC N5 · 30 W/portPlanteamiento honesto: el TH4 (25.6 Tbps · 64×400G · 7 nm) sigue siendo excelente para clústeres construidos en torno a NIC 400G. El TH5 justifica su espacio en rack cuando importan tanto el 800G por puerto como las primitivas de AI fabric.
El doble en la misma huella de rack. El mismo 2RU, la misma clase de envolvente de potencia.
El mismo radix de 64 puertos en las plataformas IPI reales (AS9736-64D → AIS800-64D / S9321). El ancho de banda por puerto se duplica, por lo que cada nivel Clos transporta el doble de tráfico.
Primer IC de switch merchant de 5 nm. Margen térmico para 30 W/puerto sin refrigeración activa.
Las mismas 512 lanes, el doble de velocidad. La duplicación del throughput provino de la infraestructura existente.
Tomahawk 5 tiene el hardware. La labor del NOS es exponerlo, a los operadores, a los pipelines de telemetría, al planificador del clúster, sin obligarlos a escribir malabarismos de CLI a su alrededor. OcNOS-DC ofrece estas primitivas como objetos configurables de primera clase con estado modelado en YANG.
OcNOS-DC entrega PFC + ETS + Dynamic ECN preajustados a los patrones colectivos xCCL. La latencia de cola se mantiene acotada bajo micro-bursts AllReduce que derriban a los fabrics de NOS comunitarios. El pool de buffer compartido del TH5 absorbe el tráfico sincronizado many-to-one que provocaría tail-drop en chips de buffer particionado.
La colisión de hash de ECMP bajo flujos elefante es lo que destruye el fabric de IA. OcNOS-DC activa el rebinding de flowlets del Cognitive Routing de TH5 para que el tráfico de AllReduce se distribuya automáticamente por cada ruta de spine.
Detecta los ciclos de cola en pausa antes de que bloqueen los trabajos de entrenamiento. Se recupera automáticamente sin intervención del operador.
Profundidad de búfer, marcas ECN, conteos de pausa PFC: cada umbral es una perilla, cada contador una ruta de sensor. Se integra con Prometheus, Grafana, OTel.
El spine TH5 también es un router real. Pila de Layer 3 de nivel operador completa sobre el mismo silicio: opere la fabric de IA como el resto de su red, no como una caja negra.
Enrutamiento Layer 3 · L1/L2 · primitivas de fabric de IA/ML · Multicast · QoS · Seguridad · Hardware · Gestión. Cada entrada es verificable por plataforma en la matriz pública.
Ponga en marcha un spine TH5 en el rack con aprovisionamiento sin intervención. Transmita cada contador a su pila de observabilidad. Ajuste cada umbral mediante configuración modelada en YANG. Sin scripts de pegamento.
El mismo die TH5, la misma imagen de OcNOS-DC, tres enfoques distintos de la misma cuestión arquitectónica: ¿cómo escala el tráfico este-oeste sin pérdidas sin atar toda la pila a un único proveedor?
"Necesitamos 800G hacia el leaf, RoCEv2 sin pérdidas y una latencia de cola que no se dispare bajo AllReduce. El bloqueo propietario de un solo proveedor no es una opción."
Spines TH5 de 64×800G, RoCEv2 con DCQCN ajustado para xCCL, rebinding DLB en submilisegundos, watchdog de deadlock PFC. La misma densidad de 64 puertos que el TH4, pero cada puerto de spine transporta 800G, lo que reduce a la mitad la planta de cableado spine-leaf para el mismo ancho de banda agregado de la fabric.
SKU de DC · AI Fabric"Nuestros clientes eligen la GPU. No podemos atar el BoM de nuestro fabric a su elección de NIC. Necesitamos un switch que podamos comprar de al menos dos proveedores."
Cuatro SKUs TH5 validados por OcNOS en dos vendors (Edgecore, UfiSpace). Aislamiento de tenants VRF-Lite, telemetría gNMI por tenant, segmentación EVPN-VXLAN. Una imagen de NOS, hardware multi-vendor.
DC · Multi-Tenant"Tenemos un fabric TH4 en producción. El próximo clúster de entrenamiento necesita NICs de 800G. No queremos rediseñar toda la capa del NOS para actualizar el silicio."
La misma imagen de OcNOS-DC se ejecuta en las plataformas TH3, TH4 y TH5. La renovación de entornos existentes (brownfield) mantiene intactas las configuraciones, la automatización y los canales de gNMI. El perfil de fabric UEC 1.0 ya está alineado para la próxima generación de NIC.
DC · UEC-ReadySesión de arquitectura de 30 minutos con un arquitecto de red de OcNOS. Traiga su recuento de GPU, la velocidad de NIC y su preferencia de tier, y llévese una BoM dimensionada en los cuatro SKU de TH5.